半体制程走到纳米后海口家具封边胶，单纯缩小晶体管横向尺寸已经越来越难。业界把目光投向了垂直向。互补场应晶体管（CFET）就是把n型和p型晶体管直接上下堆叠，目标是在同样面积里塞进多晶体管。
IMEC的半体器件路标
密度提升40，能和能同步
目前主流的纳米片（nanosheet）晶体管还是横向并排。CFET把它们叠起来后，标准单元度有望从5T降到4T甚至低。研究数据显示，这种架构有望带来约40的密度提升、50的能增益，以及70的能。SRAM设计也能从传统6T结构向紧凑的向演进。
关键在于中间介质隔离层、原子层沉积介质、功函数金属优化海口家具封边胶，以及缺陷少的外延生长。背面供电（backside power delivery）几乎成为标配，信号和电源走线都要重新设计。
CFET器件技术
各路径不同，材料与互连成关键
英特尔、三星、台积电和IBM都在进，但具体做法有差异。有的采用单片集成，整层起做；有的用顺序工艺，先做好层再叠二层；还有的尝试混衬底，给p型晶体管选适的晶向以提升载流子迁移率。台积电在SRAM单元里探索了背面栅接触和不同垂直插塞案，三星则在中间介质层上做了多层锗浓度调控。
仿真工具在这里扮演越来越重要的角。纳米结构里，哪怕两纳米的错位或翘曲，PVC管道管件粘结胶都可能致良率大幅下降。多物理场仿真能提前评估变形、应力和电热应，减少实际流片成本。
从逻辑芯片向存储和系统延伸
CFET初瞄准逻辑节点，预计在A7节点前后进入量产窗口。同样的3D思路已经开始向DRAM和NAND延伸。工艺成熟后，标准单元库、互连策略和电源网络都会跟着变。对AI芯片和移动SoC来说，密度意味着同样面积下可以塞进多力或缓存，功耗却有机会降下来。
当前大的工程挑战仍是良率、热管理和精确对准。外延质量、原子层沉积均匀、以及前后面工艺的兼容，都需要持续磨。虚拟仿真和机器学习已经在帮助缩短路径探索时间。
CFET不是简单的尺寸缩小，而是把晶体管从平面布局变成真正的立体结构。材料选择、互连式和工艺控制决定了终能拿出多少实际能。这条路线走通后，芯片在密度和能上的天花板会再抬截，也为后续系统设计开新空间。相关词条:铝皮保温 隔热条设备 钢绞线厂家玻璃棉 泡沫板橡塑板专用胶
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