南通PVC管道管件粘结胶 IBM破纪录，1平厘米芯片塞进1000亿个晶体管
美国 IBM 公司的工程师突破了技术瓶颈，使微芯片上可容纳的晶体管数量几乎翻了番——在 1 平厘米的空间里塞进近 1000 亿个晶体管。6 月 25 日公布的这项突破，延续了已逐渐放缓的"摩尔定律"的发展趋势——自 20 世纪 60 年代以来，芯片上的晶体管数量每两年翻番。但这项新技术也表明南通PVC管道管件粘结胶，工程师再也法单纯依靠缩小晶体管尺寸提升能。为实现密度飞跃，IBM 的研究团队采用了晶体管堆叠工艺。
堆叠技术使 IBM 的新芯片能够紧密地排列晶体管。图片来源：IBM
"我们次实现了晶体管在垂直向上的尺寸缩放。" IBM 全球半体研发总裁、电气工程师卜惠明表示。美国西北大学的材料科学 James Rondinelli 指出："这是又次重大突破，其他所有半体公司都将采用这种芯片设计法。" IBM 并不制造芯片，而是进行技术授权。
IBM 称，这款芯片实现了 0.7 纳米工艺节点，成为全球款亚纳米芯片。实际上，新芯片小元器件线宽仍为 14 至 20 纳米，与当前行业工艺持平，但晶体管的设计使其能够紧密地集成。
晶体管本质是种电控开关：层薄薄的半体电通道连接了两个金属电南通PVC管道管件粘结胶，端为源，另端为漏；三个电是栅，横跨电通道，二者之间由薄的缘层隔开。通过调节栅电压，就能控制电流从源流向漏或停止流动。数十亿个晶体管连接在块芯片上，构成了微处理器和存储芯片，从而为手机、人工智能（AI）数据中心等提供力支撑。
制造芯片时，制造商先在硅片上铺设层所需的材料，并用种名为光刻胶的感光材料覆盖整个表面。之后，通过将光刻图案投射到硅片上以描绘电路。后，去除仅暴露于光下的光刻胶，底层材料便会被蚀刻掉，从而形成电路。
数十年来，芯片设计直是二维的，栅平铺在电通道之上，所标注的工艺尺寸具备实际物理意义。美国布鲁克海文国实验室的材料科学 Chang-Yong Nam 解释说："过去的工艺数字代表电通道的物理长度。通道越短，能越好。工程师则依靠波长越来越短的光刻光源，不断缩小晶体管。"
10 年前，研究人员通过将通道像鲨鱼鳍样竖立起来，使栅能够从三个侧面接触通道，从而进入了三维度。这种设计减少了关断状态时的电流泄漏，并且在短的通道长度下与传统二维晶体管能相当——这点如今已由节点尺寸所体现。利用波长为 13.5 纳米的紫外光（EUV）进行图案化，保温护角专用胶工程师得以实现每平厘米 200 亿个晶体管的密度。
5 年前，IBM 的研究人员将类似鳍状的通道替换为 3 层厚度达 15 个原子层的硅"纳米片"，并将其堆叠在栅内部。这种全环绕栅架构大幅提升了通道电流与晶体管能。基于该工艺的 2 纳米芯片已于去年在三星、台积电实现量产。
如今，IBM 进步，将两层纳米片晶体管垂直堆叠，造出"纳米堆叠"架构。工程师法直接在层晶体管上沉积新材料，否则会损坏原有元件。相反，他们先将二片晶圆与片晶圆黏，再通过套复杂工序对二层进行蚀刻，该过程中还需多次换承载芯片的基底。卜惠明称，整个策略之所以能够实现，是因为能够用层薄且度均匀的缘层将两块晶圆黏在起。
IBM 研究人员将上下两层晶体管错位排布，使它们容易连接，还能降低 70 功耗。"他们制造的是毫米尺寸的晶圆，不能有过 1 至 2 纳米的偏差。" Rondinelli 说，"这令人非常惊讶。"
卜惠明判断该技术仍有上升空间。"我们可以堆叠多晶体管层，但目前还有多项核心配套技术需要研发。例如，多层堆叠后，须设计门的散热通道以排出芯片内部的热量。"
为了继续提晶体管的密度，芯片设计师还需要重新审视基础材料问题，Nam 提出，器件须在原子层面保持平整，而目前使用的光刻胶是大分子聚物制成的，这将很难实现。寻找优质的光刻胶是当前热门的研究向。
归根结底，成本或将成为限制芯片晶体管集成规模的核心因素。据悉，目前 2 纳米技术的晶圆厂造价达 280 亿美元。但当下 AI 产业爆发带动芯片市场需求盛，Nam 表示，" AI 力需求规模巨大，足以支撑这套成本制造案落地商用"。
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